d_ff.v

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 11.10.2023 23:04:07
// Design Name: 
// Module Name: d_ff
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module d_ff(
    input in,
    input clk,
    input rst,
    output reg q
    );
     
always@(posedge clk, posedge rst)
    begin
        if(rst)
            q<=0;
        else
            q<=in;
        end
endmodule